芯片设计中，最难的是架构设计还是验证？

芯片设计中，最难的是架构设计还是验证？， 

芯片设计jì这zhè个gè行当 ,从大的de方面miàn讲,主zhǔ要yào分模拟和hé数字两大块, 而ér每大块又分前端和hé后hòu端, 我想大部分同学xué对duì这zhè个gè肯定是shì非常清楚的de, 下xià面miàn就jiù数字电路lù聊聊芯片设计jì的de一yī些事情,就jiù是shì芯片设计jì有yǒu哪些活做, 这zhè并不是shì全面miàn完整的de系统介绍，只是shì个gè人的de了解和hé总结， 希望抛砖引玉，也许不全面miàn, 不正确, 欢迎同学xué们指正和hé补充。说到数字芯片,不能不说FPGA, 这zhè种是shì可kě编程的de数字电路lù, 用法原yuán理也不说了, 数字电路lù设计jì的de目标,就jiù是shì把这zhè些功能,做成chéng我们自己专用的deASIC/SOC, 这zhè样无论面miàn积, 成chéng本或者zhě安全性等děng等děng都dōu能有yǒu保证zhèng。从流程上讲, 数字芯片设计jì的de大致步骤就jiù是shì系统与功能定义,RTL实现 验证zhèng, 综合及可kě测cè试shì性设计jì(synthesize , DFT ), ATPG仿真， 时shí序xù分析， 到自动布局布线(APR). 直zhí至交付fab的deGDS网表。这zhè个gè流程是shì可kě以yǐ反复迭dié代的de, 当对duì于yú不同类型芯片, 如纯chún数ASIC或混合电路lù(mix-signal及系统级jí芯片(SOC), 每一yī步的de方法和hé具体实施流程上可kě能又有yǒu所差异.下xià面miàn就jiù这zhè些基本流程分步谈一yī些主zhǔ要yào问wèn题。

系统设计jì主zhǔ要yào设计jì到功能定义及架构gòu设计jì, 总线架构gòu的de配置，模块设计jì,数据流的de分配, 时shí钟的de设计jì等děng问wèn题。总线包括模块之zhī间，模块与MCU核之zhī间，或者zhě外部主zhǔ机和hé芯片之zhī间通tōng信xìn，或者zhě测cè试shì需要yào等děng等děng一yī系列因素sù。 时shí钟涉及到数据流的de规guī划, 通tōng信xìn接口或内部MCU的de时shí钟约定，工艺条件,功耗等děng因素sù。模块需要yào明确接口和hé定义。

在zài系统级jí设计jì上， 特别是shì很多数模混合电路lù中zhōng或对duì功耗有yǒu特别要yào求的de电路lù中zhōng，还要yào有yǒu电压域的de设计jì，不同模块之zhī间，功能模块和hé接口之zhī间可kě能都dōu需要yào根据工艺条件，功耗要yào求设置不同的de电压。

无论是shì时shí钟，还是shì电压，都dōu可kě以yǐ通tōng过控制开关来实现功耗的de要yào求，时shí钟实现比较简单，在zài大部分电路lù中zhōng都dōu可kě以yǐ实现这zhè种时shí钟控制，电压控制一yī般bān是shì实现在zài集成chéng有yǒu电源管理芯片的de较大规guī模芯片上。但未来趋势是shì即使没有yǒu电源管理芯片，电压的degating也需要yào纳入考虑范围。

在zài SOC系统设计jì上，一yī个gè重要yào的de环huán节是shìMCU 内核的de选型，现在zài常用的de内核一yī般bān是shìARM, 较老的deARM7, Arm9等děng系列，较新的de是shì三大系列cortex A , R, M, 具体的de用途不做详细诉述，选定好后hòu核需要yào根据需要yào进行设置，一yī般bān做硬件的de人不需要yào对duì它的de指令集了解太多，但是shì需要yào了解它的de总线接口，数据总线，指令总线， 以yǐ及存cún储系统的de设计jì，一yī般bān需要yào安排ROM， RAM分别作zuò为指令和hé数据存cún储器，由于yúROM是shì不可kě更改的de，一yī般bān也需要yào加jiā入flash作zuò为补丁程序xù写入地。也可kě能需要yào外部存cún储器或者zhěDMA控制器来增加jiā外 部存cún储空间。地址的de分配是shì按照功能需要yào来进行的de，现在zài有yǒu很多工具如synopsys的deDesignKits可kě以yǐ产chǎn生外部总线代码及进行地址分配。

第一yī步完成chéng系统和hé功能定义后hòu, 就jiù要yào实施的de就jiù是shìRTL实现, RTL是shì专门mén描述硬件电路lù的de工具语言, 有yǒuverilog和héVHDL, RTL的de特点就jiù是shì硬件上的de同时shí触发性,不同于yú软ruǎn件的de按顺序xù执行, 电路lù有yǒu时shí序xù逻辑和hé组合逻辑组成chéng, 时shí序xù逻辑在zài物理构gòu成chéng上就jiù是shì一yī些寄存cún器,这zhè些寄存cún器受时shí钟控制, 寄存cún器代表了电路lù中zhōng数据或控制信xìn号, 这zhè些信xìn号受时shí钟的de驱动流动. 组合逻辑是shì不受时shí钟控制的de电路lù块, 组合逻辑顾名思义,通tōng过一yī些信xìn号的de组合直zhí接生成chéng一yī些逻辑结果。

RTL设计jì中zhōng,一yī大问wèn题是shì异步设计jì问wèn题,异步数据的de处理根据不同情况有yǒu很多方式, 最简单的de,如果对duì异步的de电平píng信xìn号, 可kě以yǐ直zhí接在zài新的de时shí钟域中zhōng加jiā2级jí寄存cún器来隔离,避免不定态的de发生. 当如果对duì于yú总线的de处理, 或者zhě脉冲的de处理, 则需要yào同步模块, 同步模快一yī般bān是shì指需要yào握手信xìn号,就jiù是shì前一yī级jí时shí钟告诉采样的de时shí钟,信xìn号ok了, 采样的de第二个gè时shí钟再去采,采好后hòu再告诉前一yī级jí时shí钟,我搞定了,那样前一yī级jí时shí钟就jiù可kě以yǐ换数据或其他处理。有yǒu一yī种情况就jiù是shì前一yī级jí时shí钟太快, 造成chéng第二级jí来不及,则需要yào加jiā入FIFO作zuò为隔离, 就jiù是shì让那些数据先放好, 我在zài慢慢来取. 这zhè个gèFIFO的de设计jì涉及到读写地址的de判断,写满或读空都dōu需要yào做相应处理, 读写地址之zhī间的de判断只能在zài其中zhōng一yī个gè时shí钟域中zhōng进行, 这zhè本身shēn又涉及异步信xìn号的de处理问wèn题,这zhè一yī般bān用格雷玛解决, 或者zhě有yǒu些地方直zhí接可kě以yǐ判断地址高位, 这zhè些方法的de目的de就jiù是shì不能让地址在zài比较的de时shí候不稳定。

RTL设计jì中zhōng时shí钟本身shēn的de设计jì问wèn题也要yào注意, 我们在zài一yī个gè芯片中zhōng, 尽量把时shí钟产chǎn生电路lù放在zài一yī块,主zhǔ要yào是shì从综合, DFT的de角度dù去考虑的de, 让这zhè些时shí钟统一yī管理和hé约束。 时shí钟的de分频,切换也要yào专门mén处理,否则容易产chǎn生毛刺等děng事情。

RTL设计jì中zhōng还有yǒu很多需要yào注意的de问wèn题,比如可kě综合性, 还有yǒu要yào考虑到电路lù的de面miàn积, 以yǐ及响应速度dù等děng等děng, 这zhè些问wèn题是shìRTL coding的de基础问wèn题。

代码写完后hòu，需要yào进行的de是shì验证zhèng工作zuò， 下xià面miàn谈谈这zhè方面miàn的de事情：

上次写完后hòu，有yǒu人支持，也有yǒu个gè朋péng友yǒu说写这zhè些东西意义不大吧，如果就jiù某些细节方面miàn感兴趣的de朋péng友yǒu可kě以yǐ探讨和hé切磋，互相学xué习，也可kě以yǐ私下xià交流。

这zhè只是shì我的de角度dù去写这zhè些东西，希望大家指正和hé补充。下xià面miàn接前天的de，继续验证zhèng部分。

芯片验证zhèng一yī般bān有yǒu这zhè几个gè层面miàn, 一yī个gè是shìRTL级jí或者zhěNetlist( pre or post PR with SDF ), 这zhè个gè也是shì一yī般bān意义上的de芯片验证zhèng工作zuò, 一yī个gè是shìFPGA级jí的de,也是shìRTL, 只不过download到FPGA中zhōng, 借助硬件环huán境jìng，也可kě以yǐ直zhí接做应用实验。

芯片验证zhèng的de工作zuò量在zài芯片设计jì中zhōng占据了大部分的de时shí间和hé精力，无论是shì那种验证zhèng，都dōu需要yào搭建测cè试shì平píng台(testbench)，验证zhèng平píng台从软ruǎn件结构gòu上模拟芯片的de工作zuò 环huán境jìng。即有yǒu清晰的de连线结构gòu，也有yǒu完成chéng这zhè些测cè试shì所需要yào的de非结构gòu性的de函数或任务包。测cè试shì平píng台中zhōng的de被测cè试shì芯片是shìRTL级jí的de，测cè试shì向量或者zhě说施加jiā的de激励可kě以yǐ是shì verilog/VHDL，HDL语言本身shēn就jiù具有yǒu比较完善的de行为级jí描述功能，也可kě以yǐ满足zú绝大部分测cè试shì平píng台的de搭建和hé测cè试shì激励的de产chǎn生，当然我们面miàn对duì更复杂设 计jì，或追求更高效率 也可kě以yǐ使用其它被编译器兼容的de语言， 如C/C++, SC, SV,E等děng等děng。

很显然，测cè试shì激励是shì有yǒu时shí间概念的de，是shì按顺序xù进入和hé流出芯片的de，使用的de这zhè些非电路lù描述语言和hé功能和hé软ruǎn件几乎是shì没有yǒu区别的de，所以yǐ验证zhèng中zhōng也越来越多地使用软ruǎn件的de一yī 些技术， 如面miàn向对duì象的de编程技术，SystemVerilog, Specman E等děng，SV也支持断言语句(assertion)，不同厂家提供的deOVM, VMM，UVM等děng也包括了很多类库可kě供使用。 关于yú这zhè些技术其实可kě以yǐ有yǒu更深入的de探讨，也期待感兴趣的de能深入展开。无论传统的de验证zhèng还是shì最新的de验证zhèng方法学xué，都dōu需要yào追求验证zhèng的de收敛性，即验证zhèng完全是shì自动化的de检测cè，除非debug， 我们无需通tōng过波形判断测cè试shì通tōng过与否。对duì于yú很多验证zhèng，我们几乎不需要yào上到FPGA上验证zhèng，比如数据通tōng信xìn类，完全可kě以yǐ软ruǎn件实现数据的de产chǎn生和hé比对duì。而ér有yǒu些应用，如影视频，图形抓取等děng等děng，如果进入 FPGA就jiù可kě以yǐ实现效果功能的de检验，FPGA的de流程这zhè里不做表述，不过要yào注意的de是shì，我们用作zuò流片的deRTL代码可kě能和hé待烧入FPGA的de代码有yǒu不同之zhī处，比如 有yǒu些使用的deIP在zàiFPGA中zhōng可kě能和hé流片厂家提供的de不一yī样，还有yǒu些端口等děng等děng需要yào特别注意。

还有yǒupost layout的de后hòu仿，这zhè个gè后hòu仿是shì指DFT和héAPR之zhī后hòu的de网表，加jiā入带有yǒu时shí序xù信xìn息的deSDF文件进行仿真。有yǒu些人说，我做过验证zhèng，代码和hé网表之zhī间，PR前后hòu网 表之zhī间的de一yī致性验证zhèng也做了，还需要yào后hòu仿吗？ 答案当然还是shì需要yào的de，因为一yī致性也无法检测cè到很多时shí序xù的de问wèn题，比如毛刺，甚至DFT的de错误， 功能性的de问wèn题等děng等děng。

现在zài比较常见数模混合芯片的de验证zhèng，模拟的de部分主zhǔ要yào是shì采用了 verilogams建模，当然也有yǒuVHDLRN建模等děng等děng，这zhè些东西就jiù是shì引入了可kě控制和hé可kě检测cè的de模拟量，进入数字仿真系统，也是shì数字验证zhèng流程的de一yī环huán。 更专业的de数模混合验证zhèng系统ADMS, 里面miàn引入了数字和hé模拟多个gè引擎，如数字的denvverilog 模拟的deEldo等děng等děng，数字部分导入RTL代码，模拟部分直zhí接导入GDS电路lù， 当然为了加jiā快速度dù，模拟部分在zài使用中zhōng一yī般bān仍然导入数字模型。

SOC验证zhèng中zhōng， 植入了烧入ROM的de软ruǎn件， 在zài仿真验证zhèng系统中zhōng，使用的de一yī般bān是shì存cún储器的de模型加jiā上文本格式的de代码文件， 一yī般bān实现是shì直zhí接通tōng过系统读入指令把文件读入到存cún储器模型中zhōng。(有yǒu些仿真工具可kě以yǐ直zhí接通tōng过选项导入，类似SDF文件，如工具nscim)，仿真器可kě以yǐ直zhí接写 出指令执行的delog以yǐ用于yúdebug,不过现在zài有yǒu更先进的de方式用于yú复杂SOC验证zhèng， 如Codelink工具，能够在zài原yuán仿真器的de基础上，建立起MCU和héHDL电路lù已经软ruǎn件的de关系，通tōng过展示波形和hé固件(firmware)源码的de链接进行更方 便的dedebug。 下xià面miàn需要yào说的de实现部分，就jiù是shì综合，DFT, STA ,ATPG等děng，准备合在zài一yī起写，感兴趣的de朋péng友yǒu也可kě以yǐ接着我的de写，我暂时shí不做这zhè方面miàn的de更新，希望朋péng友yǒu们玩个gè接力。

（此处略lüè去若干回huí帖。。。。。）

帖子的de话题受到了大家关注， 也被加jiā精 ， 受到鼓舞， 一yī直zhí想继续写完，但时shí间有yǒu限，更主zhǔ要yào惰性使然， 一yī直zhí没有yǒu接着写完， 今日得宽裕，继续谈谈数字 IC设计jì接下xià来的de一yī些工作zuò 。不过在zài继续之zhī前， 我要yào说的de是shì， 其实我之zhī前写的de也不够完善， 只是shì想到了就jiù随之zhī敲下xià来了， 不够完整 ，特别是shì现在zài的de芯片设计jì， 不同的de产chǎn品，要yào求不同， 所设计jì的de步骤也不完全一yī致 。比如， 对duì于yú很多设计jì数字电路lù可kě能实现建立软ruǎn件模型， 来评估我们的de频率，资源，或者zhě数字信xìn号处理中zhōng的de信xìn噪比等děng一yī些指标， 这zhè些都dōu是shì在zài规guī格定义之zhī后hòu， 电路lù设计jì之zhī前需要yào做的de一yī些工作zuò。在zài芯片完成chéng了设计jì与验证zhèng之zhī后hòu， 我们要yào做的de工作zuò 就jiù是shì把它装化成chéngGDS网表，就jiù是shì所谓的deimplementation(电路lù实现),这zhè其中zhōng的de流程包括综合,DFT, formality, STA, ATPG pattern generation 和hé仿真（和hé功能验证zhèng一yī样也包括前后hòu仿）， 再进入后hòu端的dePR/LVS/DRC 的de流程 ，这zhè个gè属于yú物理设计jì， 当然这zhè个gè流程 是shì笼统的de ，这zhè里主zhǔ要yào讲几个gè后hòu端物理设计jì之zhī前的de前端实现的de几个gè步骤 。综合的de原yuán理比较直zhí观，从RTL到GTECH库到厂家工艺库的de编译翻译映射与替代， 综合需要yào输入的de就jiù是shì时shí钟约束即sdc文件，sdc是shì设计jì与产chǎn品的de使用要yào求决定的de。DFT包括好几种类型， Scan chain是shì最常见的de一yī种，这zhè个gè可kě以yǐ在zài综合步骤中zhōng一yī起做，也可kě以yǐ在zài综合之zhī后hòu进行，扫描链的de多少和hé芯片本身shēn的de规guī模和hé芯片可kě提供的de可kě测cè试shì芯片管脚有yǒu关， 尽量扫描链的de长度dù越短越好，以yǐ缩短测cè试shì时shí间；由于yú有yǒu些片子的de管脚有yǒu限，需要yào压缩扫描链；甚至有yǒu些芯片由于yú可kě复用的de管脚太少，进入测cè试shì模式都dōu需要yào在zài功能模式下xià由主zhǔ机的de设定， 设定后hòu再退出功能模式。扫描链的de插入后hòu可kě以yǐ由工具产chǎn生ATPG的de pattern, DFT成chéng功与否要yào看测cè试shì覆fù盖率，一yī般bān在zài95%以yǐ上说明就jiù差不多ok了， 如果覆fù盖率偏低 ,需要yào追究原yuán因，一yī般bān看有yǒu没有yǒu漏掉的deDFF，以yǐ及为什么会溜掉，一yī般bān主zhǔ要yào原yuán因不是shì这zhè个gè， 是shì一yī些不可kě控的de节点造成chéng了覆fù盖率低，需要yào在zài电路lù中zhōng做一yī些处理来使之zhī能 有yǒu相关 ATPG产chǎn生，如加jiā入测cè试shì模式生效的de可kě选的deDFF或者zhě电平píng/地 。有yǒu些电路lù包括了ROM/RAM,需要yào给ROM/RAM本身shēn加jiā入内建自测cè电路lù(BIST), 一yī般bān如果带有yǒuMCU的deSOC,其实也可kě以yǐ通tōng过软ruǎn件来完成chéngRAM测cè试shì，不一yī定加jiā入BIST, 但是shì植入CPU软ruǎn件的deROM肯定必须有yǒuBIST电路lù来完成chéng自测cè，自测cè电路lù的de原yuán理很简单， 就jiù是shì判断写入和hé读出的de数据是shì否吻合， 否则会 BIST电路lù会给出错误的de标识。Boundary scan chain是shì另一yī种DFT, 很容易理解的de是shì，我们可kě以yǐ控制芯片各个gèpad的de输入输出值， 这zhè样它的de作zuò用可kě以yǐ应用于yú板级jí调试shì。formaliry或者zhě说equence check, 主zhǔ要yào检查综合，DFT以yǐ及后hòu端PR之zhī后hòu和hé各自步骤之zhī前的deRTL/网表的de等děng效性。STA是shì静态时shí序xù分析， 主zhǔ要yào用在zài芯片完成chéng后hòu端流程后hòu，也检查是shì否满足zú时shí序xù要yào求， 特别是shì插入了时shí钟树之zhī后hòu，这zhè是shì需要yào后hòu端工具(ICC/Encounter等děng)反标出的desdf文件来进行分析 。细节不表。STA完成chéng后hòu才可kě以yǐ进行功能后hòu仿和héATPG pattern的de后hòu仿 。